SiC JFET并联的五大难题，破解方法终于来了！
本文作者：Jonathan Dodge, P.E., Mike Zhu, Shusun Qu ,Mike Tian
随着Al工作负载日趋复杂和高耗能，能提供高能效并能够处理高压的可靠SiC JFET将越来越重要。我们将详细介绍安森美(onsemi)SiC cascode JFET，内容包括Cascode（共源共栅）关键参数和并联振荡的分析，以及设计指南。本文将继续讲解并联的挑战。
并联的挑战
在前文我们介绍并联设计的挑战如静态电流失配、动态电流失配，接下来将继续讲解其他挑战。
并联振荡
对于高增益、快速开关器件来说，并联振荡可能是一个问题。由于 SiC JFET cascode（简称cascode）内部有两个有源器件：一个低电压 Si MOSFET 和一个 SiC JFET，因此这尤其令人担忧。持续的并联振荡（如图 1所示）可能会因开关损耗过高而导致器件失效。
使用示波器很难观察到振荡。波形可能看起来很好，但在几个开关周期内就会开始振荡。造成这种情况的原因有很多，例如负载电流、电压和温度的变化。主要原因是cascode的快速开关，尤其是在大电流时更易发生，此时di/dt 和 dv/dt 的速度会更快。
图 1 双脉冲测试期间两个并联cascode进入持续并联振荡状态
尽管很复杂，但分析具有Kelvin源引脚的两个并联cascode的工作情况还是很有用的，包括相关的电容和电感，如图4所示。TO-247-3L和D2Pak-3L封装没有Kelvin源引脚，这种情况将在后面讨论。
图 2 两个并联cascode在动态电流失配的情况下导通
如前所述，由于阈值电压的变化，动态电流失配实际上几乎是不可避免的，而且电路布局的不对称性可能会加剧这种情况。
在图 2 中，我们可以想象有两个cascode导通，左边的cascode导通时间比右边的稍早。左侧cascode中的较大电流会导致左侧源极电感两端产生较高的电压。在极端情况下，右侧cascode的电流可能会暂时反向流动。无论情况如何，源极电压失配会诱导电流流经Kelvin源连接，如图4和图5所示。
图 3 顶部图表：Kelvin源极电流大大超过栅极电流。中间和底部图表：每个Cascode的 VGS和 ID
图 3 显示了两个并联 UF3SC120009K4S 带电感负载硬开关导通的仿真结果。每个器件都有一个 680 pF 加 4.7 Ω 的漏极-源极缓冲电路(snubber)。一个cascode的 JFET 和 MOSFET 的阈值电压比典型值低 10%，而另一个则比典型值高 10%，从而导致动态电流失配。
尽管这种情况可能发生，但概率较低。这里没有增加额外的Kelvin源阻抗。顶部图表显示的Kelvin源电流峰值大大超过cascode栅极电流。理想情况下，栅极电流和Kelvin源电流在幅度上是相等的（差分）。中间图形中的cascode栅极-源极电压显示出异相振铃，这是栅源电压不平衡的一个典型特征，在某些情况下会演变为持续的、破坏性的并联振荡。图 5 的底图显示了漏极电流的失配，这种不匹配最终导致了Kelvin源极电流的增大。动态电流失配会稳定在接近零的状态。
源极和/或漏极电感不匹配也会导致动态失配。当这种情况与阈值电压的随机变化相结合时，可能会随机产生并联振荡，尤其是在使用coscode电路时，因为JFET和MOSFET的阈值电压变化都会导致动态电流失配。
一个看似简单的解决方案是将所有栅极环路电阻移动到每个Kelvin源连接处，或者在使用不同的导通/关断电阻时尽量这样做，如图6(b)所示。然而，这可能会导致持续振荡。
为什么会这样呢？增加Kelvin源电阻确实可以减少峰值Kelvin源电流。然而，考虑到进出cascode MOSFET 栅漏电容的电荷是通过cascode的栅极电阻。栅极电阻越小，栅极电流峰值越高，MOSFET 的 dVDS/dt 峰值越高，JFET 的 dVGS/dt 峰值也就越高。此外，栅极电阻为MOSFET输出电容 - 源极电感及其他LC谐振电路提供了阻尼。如果将所有栅极环路电阻移到Kelvin源连接处，则会移除cascode MOSFET栅极的阻尼，加上栅极电流与Kelvin源电流之间的巨大不匹配，这些因素结合起来会导致振荡。
如何实现栅极阻尼最大化，同时最小化栅极电流与Kelvin源极电流的失配？首先，我们将每个cascode 的栅极电阻留在栅极连接中，而不是留在Kelvin源极连接中。我们需要最大限度地提高每个栅极的阻尼，不应使用公共栅极电阻，见图 3(a)。将所有栅极电阻置于每个cascode 栅极连接中。并根据用户指南推荐的栅极电阻值进行初步测试。
其次，我们可以在栅极和Kelvin源极连接处添加共模电感（common-mode choke，CMC）或差分耦合电感，如图 5（a）所示。这将使栅极和Kelvin源极电流大小更加匹配。实验表明，在 10 MHz 频率下，CMC 阻抗至少为 100 Ω（如 Pulse AWCU00453226223TT2 或 Bourns SRF4530A-220Y 或类似产品）时，可消除持续振荡。具体参数无需严格限定，特别是因为 CMC 对延迟时间没有影响。
第三，并联时必须安装缓冲电路。除了降低开关压摆率外，缓冲电路还能通过缓冲电阻抑制振铃。因此，增加缓冲电路可大大降低振荡的可能性。最后，尽可能依靠缓冲电路来设定开关速度，以最小化栅极电阻。这与直觉相反，但在《cascode 入门》中已有解释。用户手册推荐的栅极电阻值为实现干净开关的最小值。并联器件可以共享一个共用的缓冲电路，或者每个cascode 都有独立的缓冲电路。重要的是保持布局对称性，并使缓冲电路连接的电感最小化。
图 4 并联时应避免的事项
图 5 建议的Kelvin源并联方法
对于共模电感来说，布线是一项挑战。而铁氧体磁珠则非常小巧，更容易安装在狭小的电路板布局中，如图 5(b)所示。与 CMC 一样，每个Kelvin源极和栅极连接中的铁氧体磁珠都能避免振荡。但与 CMC 不同的是，铁氧体磁珠会导致延迟时间明显增加。推荐的阻抗范围是在100 MHz下70到400 Ω，如 Bourns MU2029-301Y。与添加 CMC 一样，除了在栅极连接中使用常规的栅极电阻外，在Kelvin源极和栅极连接中使用铁氧体磁珠也能防止振荡。
图 6 建议的无Kelvin源并联方法
无Kelvin源引脚的器件
不带Kelvin源引脚的器件也可以并联。但一般来说，最好并联带有Kelvin源引脚的器件，因为消除了部分栅极驱动环路中的负载电流，可大大降低栅极振铃。在没有Kelvin源引脚的情况下，建议在栅极和栅极驱动返回连接到每个cascode 源时，都安装一个铁氧体磁珠，如图 6 所示。此图仅为概念图。根据栅极驱动器的不同，在使用负关断电压时，栅极驱动环流可能会连接到栅极驱动电源，而不是直接连接到栅极驱动器。
其他设计技巧
如前所述，cascode通常需要使用缓冲电路，并联时尤其需要。漏极-源极缓冲电路可降低开关压摆率，从而减少产生振荡的可能性。
直流母线电容和去耦电容必须靠近cascode，以尽量减少电感。建议在cascode旁边安装表面贴装陶瓷电容（直流母线），并配合使用大容量薄膜电容器和/或铝电解电容（作为去耦电容）。对称电源布局非常重要。当大电流（例如大于 100 A）和高 di/dt 压摆率时，磁场可能“推动”相邻器件及导体中的电流偏向一侧，从而引发电流失衡及其他与噪声相关的干扰问题。
靠近栅极驱动器及其电源的地方必须有足够的旁路电容；此处电容不足会导致振荡。建议使用表面贴装陶瓷电容器。
栅极走线可以较长，而且由于我们处理的开关频率一般不在 MHz 范围内，因此即使走线的长度不同也不会有影响。不过，栅极走线必须屏蔽，最好在相邻电路板层上设置电源层。切勿让栅极走线跨越电源层边界。
未完待续，后续推文将讲解演示和测试结果。
