AI为EDA插上智能之翼，加持国产芯片设计创新

5月24日，2025 AI-First 国产EDA芯片设计协同研讨会在南京成功举办。上海合见工业软件集团有限公司AI智能EDA平台产品总监成功在研讨会上做了《大模型辅助Verilog RTL设计技术与工程实践》的主题演讲，分享了AI赋能EDA方面的业界技术研究动态，并介绍了合见工软数字设计AI智能平台产品UniVista Design Assistant (UDA) 。

以DeepSeek为⾸的国产开源⼤模型的迅速崛起，为⼈⼯智能在集成电路领域的应⽤场景落地打下了坚实的基础。随着AI赋能EDA技术的深化，国产开源⼤模型有望通过与主流EDA⼯具链的深度集成，推动集成电路产业向智能化、⾃动化⽅向加速演进。 合见工软在大模型赋能设计开发和验证调试方面都做了深入的探索，特别是在大模型辅助Verilog RTL设计领域。

相较于较成熟的大模型赋能软件编程，大模型赋能Verilog RTL设计面临着开源数据稀缺与代码容错率低的双重挑战，合见工软采用 “大模型+EDA” 闭环系统突破行业瓶颈，在技术研究和产品研发方面都取得了长足的进步。大模型和EDA工具有各自擅长的领域。和传统AI不同，大模型作为一种生成式AI擅长内容生成，例如生成RTL代码以及testbench 等，但由于大模型本质上是一种基于统计归纳的概率模型，有可能由于“幻觉”等因素使生成的内容正确性不足。而EDA工具有着强大的设计分析和评估能力，可以检查设计中的语法错误，功能错误，并可对设计做PPA评估。把大模型和EDA有机结合起来，构成闭环系统，就能取长补短，充分发挥大模型的生成和探索能力，同时利用EDA工具链的反馈机制，指导大模型不断修正和优化设计，从而取得比单纯用大模型的开环系统更好的效果。

今年2月，合见工软推出数字设计AI智能平台——UniVista Design Assistant (UDA)，是国内首款自主研发、专为Verilog设计打造的AI智能平台，融合DeepSeek R1等先进大模型与合见工软自研的EDA引擎，实现了全栈自主可控软硬件方案。UDA可提升代码QoR和正确性10-20%，支持AI辅助的设计空间探索和设计优化，内置了仿真和调试工具，有效提升测试效率并提供全面的功能验证服务。

• • UDA支持设计空间探索策略实现多个不同PPA设计方案智能比选，为设计人员提供设计洞见。成总监把这一模式生动地比喻为 “高德地图模式” 。高德地图能为司机提供多种行车路径的选择，例如时间最短，路程最短以及收费最少等。类似的，UDA支持通过大模型生成多种RTL设计方案，并可通过合见工软自研的快速综合引擎RTL_Eval对生成的代码进行检验和评估，除了可以修复语法错误外，也能提供在线的时序和面积预估信息，为设计人员选择最优设计提供参考。

• • 除了横向的设计空间探索外，UDA也支持针对RTL设计做深度优化，包括对时序或面积方向做进一步优化。UDA通过大模型和EDA有机结合的方式，把EDA工具对设计的分析结果反馈给大模型，也可同时由设计师提供优化方案的提示，通过迭代方式调用大模型对设计做进一步优化。

• • UDA内置了仿真和调试工具，支持Testbench的自动生成，并提供全面的功能验证服务。用户可以在统一的开发环境中无缝调用对代码进行编译和分析的逻辑综合引擎，以及基于UVS的功能仿真引擎， 和基于UVD的功能调试引擎，实现设计验证的自动化和集成化。这不仅提升了代码的正确性，还显著优化了用户的使用体验，助力设计流程的高效推进。

设计师，大模型和EDA三者有效协同，将为芯片设计带来全新的模式，大幅提高设计质量和生产效率。随着有着更强自主能力的AI智能体技术成熟，芯片设计将向 “目标驱动型” 全流程自动化演进，合见工软国产EDA智能平台正在助力大模型落地芯片设计领域，重构产业生态。