模拟设计中的布局相关和 LOD 效果

模拟设计人员总是需要担心物理布局，以便获得良好的器件匹配。芯片上掺杂水平的变化通常被认为是一维或二维的梯度变化，可以通过巧妙的布局（例如共质心器件）来处理。片上功率器件产生的温度变化也是如此：当功率转换/调节器件上的电流达到 10 A 或更高时，热梯度就会成为一个真正的问题。

布局相关效果

随着工艺几何尺寸的缩小，出现了一种新型的变异性——统称为“布局相关效应”，简称 LDE。

LDE 的一个例子是器件与阱边缘的接近度。器件与阱边缘的距离会影响器件的 Vt（阈值电压）。原因是植入离子从用于定义阱的抗蚀剂侧壁散射，从而使 Vt 增加几毫伏甚至几十毫伏。

扩散效应的长度

Vt 的变化不仅会引起失配效应，还会导致显著的性能变化。其他影响可能是由于硅中的意外应力造成的，例如由器件之间的浅沟槽隔离引起的。这种应力会影响器件中的载流子迁移率，从而影响电流。这被称为“扩散长度”或 LOD 效应，其中器件的特性根据其栅极与扩散边缘的距离而变化。

为了实现 LDE 效果的设计，可以使用各种布局技术：

使用相似的扩散尺寸、形状、方向
将设备与井边缘间隔较大
添加虚拟器件和/或虚拟多晶硅，使指状器件更加均匀

然而，要准确模拟设计，需要早期布局，并随之进行寄生参数提取，以便能够在模拟过程中对 LDE 效应进行建模。所有这些都打破了现有的定制设计流程，传统上，电路设计师将初步原理图（可能使用估计的寄生参数进行模拟）交给布局工程师，然后布局工程师创建初始布局以提取实际寄生参数。然后将其交回给电路设计以优化设备参数以满足性能目标，并且通常需要多次布局/优化迭代。

自动模拟布局工具（例如 Pulsic 的 Animate）可以识别设计师想要的限制，并在几分钟内快速生成多个真实布局。然后可以提取和模拟这些布局，让设计师能够更快地考虑 LDE 效应，而不会牺牲性能。