楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布进一步深化与台积公司的长期合作，利用经过认证的设计流程、经过硅验证的 IP 和持续的技术协作，加速 3D-IC 和先进节点技术的芯片开发进程。作为台积公司 N2P、N5 和 N3 工艺节点 IP 的领先供应商，Cadence 持续为台积公司生态系统提供卓越的 AI 驱动设计解决方案，应用涵盖从小芯片（chiplet）、SoC 到先进封装及 3D-IC 等广泛领域。这种深度合作涵盖台积公司 N2P 和 A16™ 技术的认证工具和流程，为基于台积公司 A14 技术的相关合作奠定了基础，并通过扩展对台积公司 3DFabric® 设计和封装的支持，进一步释放 3D-IC 的潜力。此外，基于现有 N3P 设计解决方案，Cadence 和台积公司正扩展面向最近推出的台积公司 N3C 技术的工具认证支持。
N2P 和 A16 AI 硅设计
Cadence 正凭借面向台积公司先进 N2P 和 A16™ 工艺技术的认证工具和优化 IP，推动 AI 芯片设计领域的创新。为巩固其在内存 IP 领域的领先地位，Cadence 推出面向 N2P、通过 TSMC9000 硅前认证的 DDR5 12.8G IP。Cadence® 数字、定制/模拟设计和热分析解决方案已通过台积公司 N2P 和 A16 技术认证。结合双方在 N2P 工艺 AI 驱动数字设计解决方案方面的持续合作，包括对大语言模型（LLM）的运用，这些技术进展将有助于改善未来工艺节点的数字设计流程。
领先的汽车解决方案
高级驾驶辅助系统（ADAS）、自动驾驶和软件定义汽车的快速发展正推动新一代应用对先进芯片的需求。Cadence 凭借其面向台积公司 N5A 和 N3A 工艺的认证 IP，正在加速这一技术发展过程。Cadence 的高性能设计 IP 产品组合，包括 LPDDR5X-9600、PCI Express®（PCIe®）5.0、CXL 2.0、25G-KR 和 10G 多协议 SerDes，已针对汽车应用进行专门优化。
扩展和升级 3DFabric 解决方案
Cadence 为台积公司 3DFabric® 提供唯一完整的小芯片（chiplet）设计、封装与系统分析解决方案。为满足 AI 训练市场的需求，Cadence 正在扩展其设计 IP 产品组合，推出面向 3D-IC 设计、通过 TSMC9000 认证的 IP，包括基于 N5/N4P 的HBM3E 9.6G、基于 N3P 的硅前 HBM3E 10.4G，以及 Universal Chiplet Express™（UCIe™）16G N3P 解决方案。此外，Cadence 的 HBM4 测试芯片已完成预流片准备，为 CoWoS-L 铺平了道路。
Cadence Integrity™ 3D-IC Platform 现推出增强功能，通过 3Dblox 参考流程显著提升结果质量 （QoR）与 3DIC 全流程质量控制（QC），同时实现全局资源优化、芯片封装协同设计以及先进多物理场收敛分析，包括静态时序、电源压降和热分析。新增功能包括支持多小芯片（chiplet）设计的贯通结构生成，以及用于端到端 3D-IC 规划、分区和优化的 AI 驱动工具。
Cadence 的 Sigrity™ X 技术和 Clarity™ 3D Solver 还可通过与 Cadence Integrity™ 3D-IC Platform 集成，实现基于 3Dblox 标准的信号与电源完整性（SIPI）分析的合规性自动化检查。这种集成流程可使 UCIe 和 HBM 通道的高速 S 参数提取和瞬态时域分析完全实现自动化。此外，Cadence EMX® Planar 3D Solver 通过了 N3 认证，并且正在进行 N2P 认证，其仿真精度显著提升，可满足先进节点 IC 设计的严苛要求。
超越摩尔定律技术创新
利用持续的超越摩尔定律技术创新，Cadence 在不断推动技术扩展的边界。Cadence 的 Virtuoso® Studio 现已支持模拟和射频设计迁移，能够以可持续的方式缩短先进节点和射频节点的设计周转时间。而且，Cadence 正在推进针对台积公司紧凑型通用光电引擎（COUPE™）的设计解决方案，并通过 GPU 加速计算、性能增强的台积公司云端设计，实现新一代效率提升。
“我们与台积公司的合作突显了 Cadence 的承诺，即推动创新，助力客户加快芯片设计”，Cadence 高级副总裁兼数字与签核事业部总经理 Chin-Chi Teng 说道，“通过提供经过认证的设计流程、经过硅验证的 IP 以及对台积公司 N2P、N3 和 N5 等先进节点技术的支持，我们能支持设计人员开发跨越基础架构 AI 和物理 AI 应用（包括汽车）的领先解决方案。我们正携手台积公司推动技术扩展的边界，实现新一代芯片设计和封装的进步。”
“我们与 Cadence 等开放创新平台®（OIP）合作伙伴的持久合作对于解决半导体设计中一些最复杂的挑战来说至关重要”，台积公司先进技术业务开发处资深处长袁立本表示，“通过将台积公司的先进工艺和 3D 堆叠及封装技术与 Cadence 的领先设计解决方案相结合，双方的共同客户能够加快芯片设计，同时实现卓越的性能、功耗和面积优化。我们将继续共同推动技术变革和创新的突破。”