如何通过电压调整模块提高芯片设计可靠性
芯片工作过程中，由于负载发生变化，导致芯片电源网络的供电电压和电流发生变化，可能会出现芯片供电电压低于TImingsignoff corner的最小电压的情况，影响芯片的时序。
芯片采用电压调整模块(VoltageRegulator Module, VRM)的供电方式，其结构有两种：on-dieVRM，off-dieVRM（见图1）。
图1. On-die/off-die供电结构示意图
对于负载电流大、输入电压低、需要快速唤醒的芯片而言，在芯片供电设计方面，大多数设计会选择on-dieVRM的供电方式。但相对于采用off-dieVRM供电的芯片，on-dieVRM供电的芯片电源电压更容易受到负载变化的影响。在一个采用on-dieVRM供电的芯片中，当芯片进行工作模式切换时，在最初的几个时钟周期，由于芯片工作电流急剧增加，芯片内部的Decap等电容器件容值小，板级大电容放电的传输链路长，不能释放足够的电荷来维持当前的电压，VRM的输出电压被拉低到SScorner电压以下。为保证在极限低压情况下芯片设计的可靠性，需要对TImingsignoff没有变电压覆盖的场景进行评估和分析。
变电压扫描分析
变电压分析的方式主要有两种：第一种方式是增加STA分析的corner以覆盖更多电压。这种方式时序路径覆盖全面，但需要对未覆盖的电压节点进行重新K库，耗费大量的时间和硬件资源，实现起来成本较高；第二种方式是通过SPICE对芯片中的时序关键路径仿真分析，修改仿真电压可以快速得到时序关键路径在未覆盖场景的时序信息，但时序路径覆盖有限。在时间和机器资源有限的情况下，芯片设计人员大多会倾向于选择第二种方式先快速看到芯片可能存在的可靠性问题。传统使用SPICE仿真分析关键路径的时序的流程需要设计者完成时序路径SPICE网表生成、为SPICE网表添加激励、量测时序信号、对结果数据进行统计分析等多个步骤。这个流程复杂，需处理的数据众多，需要设计者同时熟悉SPICE电路仿真、数字设计静态时序分析、仿真量测数据统计分析三方面的知识，对设计者能力要求较高。为简化关键路径SPICE分析流程，降低技术门槛，华大九天开发了高精度时序仿真分析工具ICExplorer-XTIme，为设计者提供了一套全自动时序关键路径仿真分析方案。
图2. ICExplorer-XTIme特色功能
ICExplorer-XTime的流程是读取设计数据、工艺模型、标准单元库电路网表、寄生参数、要仿真的时序关键路径时序报告，自动产生时序路径的仿真网表及激励，调取EmpyreanALPS仿真引擎进行仿真，收集仿真结果并以图表的形式呈现。流程自动化高、易于上手。由于内置的EmpyreanALPS仿真器相比同类型仿真器具有更快的仿真求解速度，在仿真时间上也有明显的速度优势。 在下面的on-dieVRM供电芯片电压扫描应用中，ICExplorer-XTime调用EmpyreanALPS对1000条时序路径在12个电压节点下进行时序仿真，在TrueSPICE的精度下，使用16线程加速，仅耗时6小时。通过对关键路径进行变电压扫描，可以得到关键路径在各个电压点下的时序表现，如每个clockgroup的Worstsetup slack（见图3）以及Maxfrequency结果统计（见图4）以及它们随电压的变化趋势等。
图3. Worst setup slackfrom 0.86v to 1.08v
以图3为例，随着供电电压的降低，高频时钟域clock_group_0和clock_group_1相较低频时钟域clock_group_2和clock_group_3，setupslack恶化的速度更快。在SScorner基础上降压10%后，高频时钟域的setupWNS达到了-3ns左右，而低频时钟域的setupWNS在-1ns以内。
图4. Max frequencyfrom 0.8v to 1.08v
反映在电路频率上，如图4所示，clock_group_0和clock_group_1的最高频率降低了约30%。根据同类项目的测试数据，在工作模式切换时，芯片VRM输出电压最大压降在8%。在此电压条件下，参考XICExplorer-XTime的电压扫描结果，高频时钟域中部分路径的时序是不满足要求的，为了保证芯片在极限工况下的可靠性，在芯片设计过程中需要为高频时钟域的时序路径预留更多的时序余量。
结束语
在实际的工程应用中，ICExplorer-XTime提供的电压扫描功能很好地满足了用户对时序路径进行多电压分析的需求，可广泛应用于芯片升压提频分析，芯片降压后的性能分析以及极限低压下电路功能检查等使用场景。同时基于SPICE仿真，ICExplorer-XTime还有很多其它的扩展功能，例如老化分析，蒙特卡洛仿真等，可进一步满足芯片时序路径的多样化分析需求。
