解读：IC封装行业的最新技术和市场趋势
芯片产业已经意识到,依循摩尔定律的工艺微缩速度已经趋缓,而产业界似乎不愿意面对芯片设计即将发生的巨变──从工艺到封装技术的转变。
消费类电子产品和移动通信设备的一个重要趋势是朝着更紧凑、更便携的方向发展。今天的用户要求更多功能、更高性能、更高速度和更小尺寸的解决方案;而软件系统和数以十亿计的联网设备正在迅速形成一个巨大的物联网(IoT)。
所有这些力量都在推动半导体公司开发新的先进集成电路(IC)封装技术,以便以日益小型化的封装提供更高的硅集成度。过去十年,新型封装技术不断涌现,如扇出式晶圆级封装(FOWLP)、堆叠式 IC 封装和复杂系统级封装(system in package,SiP),以及封装基板、倒装芯片互连和硅通孔等,技术进步明显。
所有这些进步使得 IC 封装密度显著提高,并为电子产品的研发打开了新的机会。让我们来看看 IC 封装行业的最新技术和市场趋势,以及最先进的封装和解决方案对于开发尖端产品和保持技术领先有什么重要意义。
封装与摩尔定律息息相关
摩尔定律是一种成功的经验预测,无非是让 IC 中晶体管的密度每两年翻一番。主要由于栅极长度收缩的减缓,晶体管的集成密度在 2D 处受到了限制,那么,人们就开始用 3D 继续推进集成密度。作为 3D 芯片的堆叠式存储器就是一个例子,相同技术的多层堆叠在一起,进一步增加了集成密度。
为什么芯片制造一直在追求先进 IC 封装?一个突出目的是为了“超越摩尔定律(Moore than Moore)”。当芯片扩展在每个节点变得越来越困难和昂贵的时候,工程师们只能将多个芯片放入先进封装中,作为芯片扩展的替代方案。
几十年来,半导体加工技术稳步地将特征尺寸从几十微米降到几纳米,有效地使每 18 个月组件密度翻了一番。然而,与此同时,设计和制造成本上升,临界利润率收窄,许多其他挑战似乎阻碍了进一步的进展。此外,单个芯片中晶体管密度的增加在将芯片连接在一起时产生了问题,例如限制了 I/O 引脚数和芯片到芯片互连的速度。
事实证明,这些限制在人工智能(AI)边缘和云系统等需要大量高带宽内存的应用中问题尤其明显。为了解决这些问题并继续提高组件密度,行业开发了几种先进封装技术,将多个芯片在一个紧凑、高性能的封装中互连,而封装则作为单个组件在板上运行。
市场需要先进 IC 封装
对于许多应用来说,摩尔定律已不再具有成本效益,尤其是对于异构函数的集成。“超越摩尔”,如多芯片模块(MCM)和 SiP 已经成为将大量逻辑和存储器、模拟、MEMS 等集成到(子)系统解决方案中的替代方案。然而,这些方法过去和现在都是针对特定客户的,且需要花费大量的开发时间和成本。
所谓“超越摩尔”指的是功能密度的增加,即将多种技术集成到一个复合器件中。这可能包括芯片和 / 或封装的堆叠;使用多种半导体材料和各种电子布线技术,如球栅阵列(BGA)、硅通孔(TSV)、中间层和引线键合。一个超越摩尔的器件可以通过异构集成将来自不同前道制造节点的逻辑、内存、传感器和天线集成到一个单独的封装中。
利用先进 IC 封装“超越摩尔”的方法有很多,这里介绍几个主要的技术。
SiP 的普及确保 IoT 增长
许多人认为 IoT 是第三波技术浪潮,80 年代末 90 年代初的个人电脑热潮是第一波,手机是第二波。在第三波中,工程师们在前两次浪潮的经验和基础上,使日常琐事更加紧密相连。
市场调研机构 Strategy Analytics 估算,到 2023 年,以智能家居为代表的全球 IoT 市场规模将达 1570 亿美元,半导体增量机会明显,封装技术将在未来系统开发中起到推波助澜的作用。
Amkor Technology 高级产品营销和业务开发高级总监 Vik Chaudhry 认为,IoT 的爆发推动了 SiP 封装的普及,使之成为集成 IoT 解决方案的流行方式,因为它为制造商提供了机会,可以非常快速地组合不同技术,并通过使用“现成”组件来降低成本。IoT 解决方案的尺寸也可以通过集成封装而减小,从而进一步降低成本。
他解释说:“IoT 封装要求低成本、良好的功耗(低功耗的硅部分)并支持多种 RF 标准(如 BTLE、Wi-Fi 或 ZigBee),而且封装具有良好 RF 屏蔽。当使用传感器时,基于腔的解决方案很受欢迎,特别是当有感知传递要求时,例如麦克风。IoT 封装还必须生产就绪,因为上市时间的限制,等待新的定制封装通常是不可行的。最后,不管解决方案是分立的还是集成的,占用空间必须很小。”
对 IoT 应用来说,SiP 是将传感器、嵌入式处理器和 RF 连接集成到一个小尺寸的完美方式,即传感器融合,而且,这也给制造商提供了一个很快将不同技术结合起来的机会,而无需花费大量资金购买新的掩模组。除了快速上市外,SiP 方法还允许制造商使用现成组件来构建解决方案,因为所有构建块都已经以产品形式存在,所以对工程师来说,重新排列组合就可以轻松获得天线位置、功耗等方面的最佳性能;还可以利用封装集成将 IoT 解决方案的尺寸减少 40%。
SiP 技术的优势在于:
融合多种技术
能够在一个封装中集成多种技术和组件,例如组合 MEMS 和 CMOS。这种组合对于传统 IC 是不可能的。虽然 MEMS 和 CMOS 器件有许多相似之处,但也有一些关键区别。首先是需要一种方法将感知传递给 MEMS 器件,因为它们必须与环境相互作用;其次,MEMS 器件的扩展方式与 CMOS 不同工艺的扩展方式不同。
采用多种工艺
SiP 技术提供的集成对可穿戴设备、智能灯或智能家居等应用特别有价值,因为这些产品的空间和尺寸非常重要。从实际应用看,SiP 设计方案融合了晶圆级封装(WLP)、2．5D 或 3D 结构、倒装芯片(flip-chip)、引线键合、封装体叠层(package-on-package)等工艺;还可以嵌入无源器件、共形屏蔽、滤波器和天线。
典型 IoT 方案的几种 SiP 封装
融合 MEMS 传感器
MEMS 传感器需要与环境交互以进行声音、光或气体检测。使用 MEMS 封装通常要从 QFN 封装迁移到基于层压板的封装。层压板设计可以采用腔基封装或混合腔封装,其中封装的一半是模压的,另一半是为 MEMS 器件提供一个空腔。这种模压器件更能承受恶劣的环境。
实现 IoT 标准化封装
目前,MEMS、传感器及 IoT 器件的封装设计还很零散。设计人员希望多个项目重用相同的封装,即使这些封装并不总是与特定应用兼容。MEMS、传感器封装的标准化将有助于降低成本和加快 MEMS 的采用,增强制造商将新产品推向市场的信心。
FOWLP 实现极致性能
摩尔定律在工艺技术上似乎已走到了尽头,所以先进封装技术正在接棒,如扇出晶圆级封装(FOWLP)就可以提高组件密度和性能,有助于解决芯片 I/O 限制。不过,成功的关键是从芯片设计开始。
现在,FOWLP 已经在移动设备的批量生产中使用。其封装过程包括将单个芯片安装在称为重分布层(RDL)的中间层基板上,该层提供芯片之间的互连以及与 I/O 焊盘的连接,所有这些芯片都封装在一个模压成型中。
所谓扇出封装,是将连接件扇出到芯片表面,以便实现更多外部 I/O,使用环氧模压化合物完全嵌入片芯(die),因此不需要晶圆植球、熔剂、倒装芯片组装、清洗、底填料注入和固化等工艺流程。这反过来又消除了中间层,并使异构集成的实现更加简单。
扇出技术可以提供比其他封装类型更多 I/O 的小尺寸封装。早在 2016 年,苹果就凭借台积电(TSMC)的集成扇出(integrated fan-out,InFO)晶圆级封装技术,将其 16nm A10 应用处理器与移动 DRAM 集成到 iPhone 7 内部的一个封装中,为应用处理器提供更好的热管理。TSMC 的 InFO 使苹果实现了非常薄的封装体叠层(PoP,Package-on-Package)。
TSMC 的 InFO 技术
InFO 平台的再分布层技术将硅片直接连接到 PCB 层,而无需另一层基板。台积电设计的互连通孔(TIV)可以提供支柱,使用混合垂直和水平互连技术连接不同的硅片或组件。InFO 体现了其短垂直和长水平连接之间的连接,加速了信息的传播。
作为对 WLP 的改进,FOWLP 技术可以提供更多与硅片芯的外部接点。它将芯片嵌入环氧模压料中,然后在晶圆表面制造高密度 RDL 和锡球,形成一个重组晶圆。
通常,它首先将前道处理过的晶圆切成单独的片芯,然后将片芯在载体结构上隔开,其空隙被填满形成一个重组晶圆。FOWLP 在封装和应用板之间提供了大量的连接。此外,基板基本上比片芯大,因此片芯间距更为宽松。
传统多片芯封装与 FOWLP
FOWLP 有几种变体,每种都使用稍有不同的制造步骤。FOWLP 组件可以使用模压优先(mold-first)流程创建,片芯面朝下或面朝上安装,或者使用 RDL 优先(RDL-first)组件。
模压优先方法
片芯使用临时粘合层或热释放层连接到载体上,然后将其模制到封装中。如果片芯面朝下安装,接下来的步骤是释放临时层,连接 RDL,形成完成封装的焊球。如果片芯面朝上安装,则需要一些附加步骤。
首先,单个片芯 I/O 连接必须通过在其上添加铜柱来扩展,然后再进行二次成型。成型后,嵌条的背面必须接地,在连接 RDL 和形成焊球之前露出支柱。
RDL 优先方法
RDL 使用临时释放层连接载体,而片芯连接到 RDL。然后是组装成型、载体释放、焊锡球成型。这两种方法的最后一步都是将组件分开,使这些组件整体形成单独的器件。
FOWLP 技术的两种方法
这些方法具有不同的成本和性能权衡。在成本方面,模压优先面朝下方法避免了制作铜柱和研磨,因此制造成本较低;最适合低 I/O 数的应用;但是,存在着片芯移位、晶圆翘曲等问题,限制了在复杂多芯片封装中的应用。
面朝上的方法减少了这些问题,并在热管理方面有优势,因为芯片背面完全暴露,有利于散热。
在性能方面,与其他两种方法相比,面朝下的方法的连接路径更短。这两种方法都有铜柱,可以将连接延伸到 RDL,同时在芯片下有一层材料,增加了连接之间的寄生电容,从而影响了其高频性能。
2．5D 到 3D IC 封装的关键是 TSV
在 2．5D 封装中,片芯采用堆叠或并排放置在基于硅通孔(TSV)的中间层顶部。底部的中间层提供芯片之间的连接。2．5D 封装技术是传统 2D IC 封装技术的一个进步,它使迹线和空间更加精细。
2．5D 封装通常用于高端 ASIC、FPGA、GPU 和内存。2008 年,Xilinx 将其大型 FPGA 分成了四个更小、良率更高的芯片,并将这些芯片连接到一个硅中间层上,从而诞生了 2．5D 封装,最终成为流行的高带宽内存(HBM)处理器集成。
TSV 连接的功能完整的 3D 封装
在 3D IC 封装中,逻辑片芯堆叠在一起,通过铜 TSV 在硅芯片之间实现垂直互连,并使用有源中间层连接片芯。与通过导电凸点或 TSV 将元件堆叠在中间层上的 2．5D 不同,3D IC 封装采用多层硅晶圆并通过 TSV 将元件堆叠在一起。
TSV 是 2．5D 和 3D 封装解决方案中的一项关键技术,它提供了一种穿过片芯硅晶圆的垂直互连。这种封装是以晶圆形式制造的,里面填充了铜。TSV 是一种穿过芯片整个厚度或基板延伸的长通孔电气连接,它创建了从芯片一侧到另一侧的最短路径。然而,TSV 除了自身显著的电气特性外,还对其附近的器件和互连的电气行为产生间接影响。
为了精确地模拟一个 2．5D/3D 异构系统,设计者需要从这些 2．5D/3D 元素的物理结构中提取精确电参数的工具,然后将这些参数输入行为仿真器。利用完整组件装配的 3D 数字孪生模型,设计者可以准确地提取出 2．5D 和 3D 模型中的寄生性,以分析性能和适当的协议遵从性。
值得注意的是,2．5D 和 3D 堆叠都会产生各种偶然的物理应力,例如在安装过程中基板翘曲和碰撞引起的应力。设计人员必须能够分析这种芯片封装交互作用引起的应力及其对器件性能的影响。一旦封装接近完成,需要导出精确的 3D 封装热模型,以便在详细的 PCB 和全系统热分析中使用,进而对系统外壳进行最终调整,并优化自然和 / 或强制冷却。
3D IC 封装的热仿真
芯粒为 3D IC 封装锦上添花
还有一种使用芯粒(chiplet)的 3D IC 封装,是由 AMD 发明的,台积电、英特尔、华为海思都在研究。它可以实现 CMOS 器件与非 CMOS 器件的异构集成,或许有助于让摩尔定律继续下去。这个想法是将一个大的 SoC 分解成更小的芯粒,以提高良率和降低成本,同时提高客户的可重用性。芯粒模式允许设计人员像搭积木一样制造芯片,利用各种 IP 而不考虑它们是在哪个节点或用什么技术制造的;它们可以构建在各种材料上,包括硅、玻璃和层压板。
芯粒有望延续摩尔定律
下一代 IC 设计人才必须懂封装
美国乔治亚理工学院(Georgia Tech)教授、超大规模集成电路(VLSI)数字暨混合信号设计专家 Arijit Raychowdhury 表示,先进 IC 设计的新疆域在于封装。
他说:“封装是一个设计工程师必须了解的。”先进 IC 设计的重点已经从工艺技术转向封装技术,但问题在于“业界对于这种转移将如何进展的了解不够。”他认为台积电是一家在这方面表现得比较好的公司。
他指出:“芯片产业已经意识到,依循摩尔定律的工艺微缩速度已经趋缓,而产业界似乎不愿意面对芯片设计即将发生的巨变──从工艺到封装技术的转变。”
现在,晶体管微缩已经接近极限,但从技术上来看,也许微缩演进的速度不如我们想的那么快。以内存制造技术或后道工艺晶体管技术为例,他认为还会有很多新的东西出现,产业界应该在这个特定领域快速行动起来,去探讨这方面的“黑魔法”。
面对封装的技术演进和挑战,你准备好了吗?
