Stratix II GX:实现优异信号完整性的FPGA
10月25日讯, Altera公司发布Stratix II GX--第三代带有嵌入式串行收发器的FPGA。Stratix II GX FPGA针对最佳信号完整性进行设计，为日益增长的高速串行收发器应用和协议提供了完整的可编程解决方案。Stratix II GX FPGA整合了业界速度最快、密度最高的FPGA架构，低功耗收发器数量高达20个，工作速率在622Mbps至6.375Gbps之间，满足了当今和未来高速设计的需求. 10月25日讯, Altera公司发布Stratix II GX--第三代带有嵌入式串行收发器的FPGA。Stratix II GX FPGA针对最佳信号完整性进行设计，为日益增长的高速串行收发器应用和协议提供了完整的可编程解决方案。Stratix II GX FPGA整合了业界速度最快、密度最高的FPGA架构，低功耗收发器数量高达20个，工作速率在622Mbps至6.375Gbps之间，满足了当今和未来高速设计的需求.Altera根据客户需求和今后的协议发展趋势，仔细选择了Stratix II GX收发器的数据范围。收发器模块全面支持多种广泛应用的协议，包括PCI Express、串行数据接口（SDI）、XAUI、SONET、千兆以太网、SerialLite II、Serial RapidIO?和通用电气接口6 Gbps长距离和短距离（CEI-6G-LR/SR）等，节省了宝贵的逻辑资源，简化了协议支持。此外，设计人员利用Altera完整的系统解决方案（包括知识产权（IP）、系统模型、参考设计、信号完整性工具和支持附件等），可迅速高效的完成设计。 Stratix II GX FPGA所具有的特性可帮助设计人员简化其高速协议系统设计。这些特性包括： 多吉比特收发器模块：Stratix II GX FPGA提供20个全双工通道，直接工作在622 Mbps至6.375Gbps之间，采用过采样技术，可工作在270Mbps上。 信号完整性：Stratix II GX收发器采用片内动态可编程发送预加重、接收均衡和输出电压控制技术优化眼图。而且，通过改进的封装和芯片设计优化技术，可设计实现标准I/O同类最佳的信号完整性。 低功耗收发器： Stratix II GX FPGA收发器每通道6.375Gbps时，功耗仅为225mW，不到最相近竞争FPGA的一半。 灵活的收发器PLL和时钟模式：Stratix II GX FPGA在四个区域布置其收发器，每个由两个不同的时钟源驱动，每个时钟源可采用一个高速和一个低速锁相环（PLL）。这种时钟和PLL组合支持四种不同的数据速率，与竞争器件采用的单个PLL相比，能够极大的降低功耗。 等效逻辑单元（LE）数量高达132,540，嵌入式存储器达到6.7Mb：Stratix II GX器件的高密度嵌入式存储器完善了收发器的性能，提高了带宽。 业界一流的FPGA架构：采用TSMC业界一流的成熟90nm工艺技术，Stratix II GX系列与Stratix II FPGA系列的FPGA架构相同，都具有无与伦比的、成熟的密度、性能、逻辑效率和设计安全性。 收发器关键特性归纳如下: 带有CDR的高速串行收发器每通道支持622-Mbps至6.375-Gbps全双工收发器工作 器件提供4、8、12、16和20个高速串行收发器通道，串行总带宽（全双工）高达255Gbps 可编程差分输出电压(VOD) 和预加重设置可提高信号完整性 带有三个测试访问端口（TAP）的灵活的均衡功能支持17 Db均衡 支持时钟数据恢复（CDR）总线标准，包括PCI Express、千兆以太网（GbE）、SDI和Altera的SerialLite II、XAUI、串行RapidIOTM和CEI（OIF 6G） 每个发生器和接收器通道关断功能降低了工作停止期间的功耗 可选片内匹配电阻提高了各种传输介质上的信号完整性 可编程收发器至FPGA接口支持8、10、16、20、32和40位宽数据传送 信号丢失接收器指示 内建自测试（BIST） 热插拔保护电路 速率匹配、字节重新排序、比特重新排序、码型探测器和字对齐等支持可编程码型 为3G和6G协议提供通用极性反转，并专为PCI Express提供极性反转 兼容PCI Express（PIPE）标准、XAUI和GbE物理接口的专用电路 内建字节排序使帧或者数据包总是起始于已知的字节通道 每个发射器具有两个锁相环（PLL）输入，并具有独立的时钟分频器， 为每个发射器提供不同的时钟速率 8b/10b编解码器进行8位至10位编码和10位至8位解码 相位补偿FIFO缓冲实现收发器模块和逻辑阵列之间的时钟域切换 接收器FIFO缓冲重新同步接收数据和本地参考时钟 将于2006年第一季度提供Stratix II GX器件系列第一个型号的工程样片。用户现在可以采用HSPICE模型和Altera Quartus II设计软件5.1开始其Stratix II GX设计。EP2SGX30CF780器件批量价格起始价为$49。 下图为产品外形图.详情请上网:www.altera.com |
10月25日讯, Altera公司发布Stratix II GX--第三代带有嵌入式串行收发器的FPGA。Stratix II GX FPGA针对最佳信号完整性进行设计，为日益增长的高速串行收发器应用和协议提供了完整的可编程解决方案。Stratix II GX FPGA整合了业界速度最快、密度最高的FPGA架构，低功耗收发器数量高达20个，工作速率在622Mbps至6.375Gbps之间，满足了当今和未来高速设计的需求. 10月25日讯, Altera公司发布Stratix II GX--第三代带有嵌入式串行收发器的FPGA。Stratix II GX FPGA针对最佳信号完整性进行设计，为日益增长的高速串行收发器应用和协议提供了完整的可编程解决方案。Stratix II GX FPGA整合了业界速度最快、密度最高的FPGA架构，低功耗收发器数量高达20个，工作速率在622Mbps至6.375Gbps之间，满足了当今和未来高速设计的需求.Altera根据客户需求和今后的协议发展趋势，仔细选择了Stratix II GX收发器的数据范围。收发器模块全面支持多种广泛应用的协议，包括PCI Express、串行数据接口（SDI）、XAUI、SONET、千兆以太网、SerialLite II、Serial RapidIO?和通用电气接口6 Gbps长距离和短距离（CEI-6G-LR/SR）等，节省了宝贵的逻辑资源，简化了协议支持。此外，设计人员利用Altera完整的系统解决方案（包括知识产权（IP）、系统模型、参考设计、信号完整性工具和支持附件等），可迅速高效的完成设计。 Stratix II GX FPGA所具有的特性可帮助设计人员简化其高速协议系统设计。这些特性包括： 多吉比特收发器模块：Stratix II GX FPGA提供20个全双工通道，直接工作在622 Mbps至6.375Gbps之间，采用过采样技术，可工作在270Mbps上。 信号完整性：Stratix II GX收发器采用片内动态可编程发送预加重、接收均衡和输出电压控制技术优化眼图。而且，通过改进的封装和芯片设计优化技术，可设计实现标准I/O同类最佳的信号完整性。 低功耗收发器： Stratix II GX FPGA收发器每通道6.375Gbps时，功耗仅为225mW，不到最相近竞争FPGA的一半。 灵活的收发器PLL和时钟模式：Stratix II GX FPGA在四个区域布置其收发器，每个由两个不同的时钟源驱动，每个时钟源可采用一个高速和一个低速锁相环（PLL）。这种时钟和PLL组合支持四种不同的数据速率，与竞争器件采用的单个PLL相比，能够极大的降低功耗。 等效逻辑单元（LE）数量高达132,540，嵌入式存储器达到6.7Mb：Stratix II GX器件的高密度嵌入式存储器完善了收发器的性能，提高了带宽。 业界一流的FPGA架构：采用TSMC业界一流的成熟90nm工艺技术，Stratix II GX系列与Stratix II FPGA系列的FPGA架构相同，都具有无与伦比的、成熟的密度、性能、逻辑效率和设计安全性。 收发器关键特性归纳如下: 带有CDR的高速串行收发器每通道支持622-Mbps至6.375-Gbps全双工收发器工作 器件提供4、8、12、16和20个高速串行收发器通道，串行总带宽（全双工）高达255Gbps 可编程差分输出电压(VOD) 和预加重设置可提高信号完整性 带有三个测试访问端口（TAP）的灵活的均衡功能支持17 Db均衡 支持时钟数据恢复（CDR）总线标准，包括PCI Express、千兆以太网（GbE）、SDI和Altera的SerialLite II、XAUI、串行RapidIOTM和CEI（OIF 6G） 每个发生器和接收器通道关断功能降低了工作停止期间的功耗 可选片内匹配电阻提高了各种传输介质上的信号完整性 可编程收发器至FPGA接口支持8、10、16、20、32和40位宽数据传送 信号丢失接收器指示 内建自测试（BIST） 热插拔保护电路 速率匹配、字节重新排序、比特重新排序、码型探测器和字对齐等支持可编程码型 为3G和6G协议提供通用极性反转，并专为PCI Express提供极性反转 兼容PCI Express（PIPE）标准、XAUI和GbE物理接口的专用电路 内建字节排序使帧或者数据包总是起始于已知的字节通道 每个发射器具有两个锁相环（PLL）输入，并具有独立的时钟分频器， 为每个发射器提供不同的时钟速率 8b/10b编解码器进行8位至10位编码和10位至8位解码 相位补偿FIFO缓冲实现收发器模块和逻辑阵列之间的时钟域切换 接收器FIFO缓冲重新同步接收数据和本地参考时钟 将于2006年第一季度提供Stratix II GX器件系列第一个型号的工程样片。用户现在可以采用HSPICE模型和Altera Quartus II设计软件5.1开始其Stratix II GX设计。EP2SGX30CF780器件批量价格起始价为$49。 下图为产品外形图.详情请上网:www.altera.com |
