CDCE706:抖动性能改善3X的可编时钟乘法器
10月20日讯,TI公司推出新的可编时钟乘法器CDCE706,集成了三个片上锁相环(PLL),提供业内一流的灵活性和性能,和现有的解决方案相比降低周期抖动多达70%和最小化电磁干扰(EMI). 时钟乘法器件中六个输出中每一个,能在电路中编程, 或者在操作期间针对高达300MHz的任何时钟频率进行编程。这种高灵活性能够简化设计过程，节省系统成本，帮助设计人员全力满足高性能通信应用新标准的要求，如：无线基站、电信或数据通信设备. 这三款器件CDCE706中的PLL是基于TI的射频(RF)硅-锗工艺开发，可以接收晶振、LVCMOS或差分输入信号，并且可以从单个时钟源产生6个时钟信号。利用片上EEPROM技术，设计人员可以轻松编程，并且把器件的寄存器设置保存到非易失存储器，这样在上电时就无需再编程。在器件投入系统使用时，设计人员还可以根据需要采用双线SMBus接口对输出进行动态地重新编程。CDCE706的超低周期抖动小于60ps,同时对设计过程进行简化，可以实现快速产品上市。用户只需定义输入／输出频率或分频器设置，分频器可以自动设置PLL参数。这反过来可以确保环路高稳定性，并使用户免于手动设置电荷泵电流、滤波器组件、相位富余度或环路带宽。TI的RF工艺技术可以集成这样的性能而又能保持极好的PLL频率隔离度。 此外，新器件具有极其灵活的输出设置，如：启用、禁用、低状态、信号反相、0.6～3.3ns的转换速率控制、以及2.3～3.6V可变输出电压。这些功能与可编程扩频时钟(SSC)一起为设计人员提供强大的工具，优化自己的设计以得到最低的电磁干扰 (EMI)。另外，该器件的高分辨率PLL分频器可实现0PPM输出时钟误差，从而达到高频稳定性。 该器件采用3.3V电源，可以在-40 C～85 C工业温度范围内工作，采用20引脚TSSOP.CDCE706目前提供样品，2006年第一季度全面投产。1K量的单价为$3.60.同时提供开发套件及编程套件，以简化PLL设计与编程。 下图为产品外形图.详情请上网:www.ti.com/clocks。 |
10月20日讯,TI公司推出新的可编时钟乘法器CDCE706,集成了三个片上锁相环(PLL),提供业内一流的灵活性和性能,和现有的解决方案相比降低周期抖动多达70%和最小化电磁干扰(EMI). 时钟乘法器件中六个输出中每一个,能在电路中编程, 或者在操作期间针对高达300MHz的任何时钟频率进行编程。这种高灵活性能够简化设计过程，节省系统成本，帮助设计人员全力满足高性能通信应用新标准的要求，如：无线基站、电信或数据通信设备. 这三款器件CDCE706中的PLL是基于TI的射频(RF)硅-锗工艺开发，可以接收晶振、LVCMOS或差分输入信号，并且可以从单个时钟源产生6个时钟信号。利用片上EEPROM技术，设计人员可以轻松编程，并且把器件的寄存器设置保存到非易失存储器，这样在上电时就无需再编程。在器件投入系统使用时，设计人员还可以根据需要采用双线SMBus接口对输出进行动态地重新编程。CDCE706的超低周期抖动小于60ps,同时对设计过程进行简化，可以实现快速产品上市。用户只需定义输入／输出频率或分频器设置，分频器可以自动设置PLL参数。这反过来可以确保环路高稳定性，并使用户免于手动设置电荷泵电流、滤波器组件、相位富余度或环路带宽。TI的RF工艺技术可以集成这样的性能而又能保持极好的PLL频率隔离度。 此外，新器件具有极其灵活的输出设置，如：启用、禁用、低状态、信号反相、0.6～3.3ns的转换速率控制、以及2.3～3.6V可变输出电压。这些功能与可编程扩频时钟(SSC)一起为设计人员提供强大的工具，优化自己的设计以得到最低的电磁干扰 (EMI)。另外，该器件的高分辨率PLL分频器可实现0PPM输出时钟误差，从而达到高频稳定性。 该器件采用3.3V电源，可以在-40 C～85 C工业温度范围内工作，采用20引脚TSSOP.CDCE706目前提供样品，2006年第一季度全面投产。1K量的单价为$3.60.同时提供开发套件及编程套件，以简化PLL设计与编程。 下图为产品外形图.详情请上网:www.ti.com/clocks。 |
