· DesignWare接口IP核为基于台积公司 N4P制程技术的计算密集芯片设计提供高带宽低延迟的广泛协议解决方案
· DesignWare基础IP核提供高速、面积优化的低功耗嵌入式存储器、逻辑库、GPIO和TCAM
· 基于台积公司N4P制程的广泛IP核组合是对新思科技经认证数字和定制设计方案的补充，极大加速了投片成功时间
新思科技（Synopsys, Inc.，纳斯达克股票代码：SNPS）近日宣布与台积公司合作，基于台积公司N4P制程技术开发广泛的Synopsys DesignWare®接口和基础IP核组合，以促进芯片创新，助力开发者快速地成功设计出复杂的高性能计算（HPC） 和移动SoC。基于这一合作，开发者可基于台积公司的先进制程技术使用高质量IP核以实现设计和项目进度的严苛要求，并在性能、功耗、面积、带宽和延迟等方面进行优化。
台积公司设计基础设施管理事业部副总经理Suk Lee表示：“台积公司始终与我们的开放创新平台（OIP®）生态系统合作伙伴们密切合作，使下一代设计的功耗和性能能够基于我们最新的N4P制程技术实现显著提升。N4P技术可提供独特的PPA平衡，帮助客户持续交付领先的HPC、移动端和其他高性能产品。台积公司与新思科技将长期合作，持续提供基于台积公司先进制程技术的高质量DesignWare IP核，以N4P技术的优势赋能开发者，加快差异化产品的上市速度。”
新思科技营销和战略高级副总裁John Koeter表示：“我们开发基于台积公司N4P制程技术的DesignWare IP核，协助开发者快速将IP核集成到芯片设计中，并实现性能、功耗和面积的优化。新思科技一直致力于开发基于先进工艺技术的经过硅验证并符合标准的IP核，为开发者提供实现其设计要求的低风险路径。”
新思科技广泛的DesignWare IP核组合包括逻辑库、嵌入式存储器、IO、PVT监视器、嵌入式测试、模拟IP、接口IP、安全IP、嵌入式处理器和子系统。为了加速原型设计、软件开发以及将IP核整合进芯片，新思科技“IP Accelerated”计划提供IP核原型设计套件、IP核软件开发套件和IP核子系统。我们在IP核质量和全面技术支持方面进行了大量投资，以协助开发者降低集成风险，缩短产品上市时间。了解更多信息，请访问https://www.synopsys.com/designware。
产品上市时间和资源
台积公司N4P制程技术上的DesignWare接口和基础IP核计划于2022年第一度开始上市。