分层DFT技术如何实现在最大化SoC
高级测试设计 （DFT） 技术通过提高顺序翻牌的可控性和可观察性，提供高效的测试解决方案，以应对更高测试成本、更高功耗、测试面积和较低几何尺寸下的引脚数。这反过来又提高了SoC的良率，可靠性和可测试性是当今ASIC世界的重要因素。
SoC 只不过是在单个硅衬底上集成多个处理器内核、微控制器、接口、DSP（数字信号处理器）和存储器的集成电路。在这个时代，它是任何数字系统中最重要的部分之一，因为它有助于节省电力、成本和空间。
核心只不过是 SoC 设计公司的知识产权或 IP 核。SoC 设计公司提供内核测试，SoC 设计人员提供对芯片上嵌入的内核的测试访问。它是通过插入带有测试逻辑的包装器结构来插入包装链的层次结构级别。我们可以最大限度地减少核心测试问题，并减少SoC的顶级引脚数。
本文简要介绍了分层DFT技术的重要性，该技术利用包装链来克服测试大型SoC设计的问题。它 显著 减少 了 ATPG 测试 时间、 内存 占用 量和 引脚 数。最终，它缩短了上市时间。
测试核心包装器
对于DFT，可以在SoC级集成之前单独测试每个内核。在执行集成时，当它们配置为内部测试模式时，内核的内部逻辑可以单独测试，也可以成组测试。但是，当配置为外部测试模式时，可以测试内核的周围逻辑。通过这样做，我们主要关注的是将SoC测试划分为不同的配置，以大大减少模式生成工作量，从而减少测试时间。
包装单元结构
图 1 测试包装器模式
向内或向内测试模式
在 INTEST 模式下，通过驱动来自输入包装单元的输入，我们测试分区并通过输出包装单元捕获输出。这是通过禁用核心外部的扫描链来完成的。它有助于使用 ATPG 对分区核心进行隔离测试。在捕获期间，输入包装器单元使用单独的输入包装器扫描启用信号移动，从而避免从分区外部捕获 x。而输出包装单元捕获分区的内部状态。
图 2：向内（测试）模式
向外或EXTEST模式
在 EXTEST 模式下，封装器被启用并配置为驱动和捕获设计之外的数据。它基本上通过在此模式下绕过内部链来禁用内部链。因此，它也减少了ATPG测试时间。要测试分区和解包逻辑之间的顶级逻辑，我们可以使用此模式。在捕获阶段，值由分区外部的输入包装单元捕获，输出包装单元在捕获期间移动，以避免从分区的非驱动内部扫描链内部捕获 x。
图 3：向外（测试）模式
分层DFT方法
图 4：分层 DFT 实现（从内核到芯片级别）
大型设计问题，如工具内存、大型 ATPG 运行时间和引脚限制，可以通过分层 DFT 技术解决。在这种方法中，芯片可以分成多个较小的部分或内核，可以有效地访问和处理。由于在内核级别生成模式，它导致引脚数量、内存和测试运行时间的减少。也可以并行运行内核。
每当内核配置为内部模式时，输入包装器都会启动到内核中，输出包装器会观察内核输出。在这种情况下，将测试包装器边界内的核心逻辑。所有链都连接到压缩器，它生成核心级别模式，可以重新定位到顶层。它还有助于合并多个内核的模式。对于外部模式，所有包装链都连接到核心边界，并为顶层生成模式。当涉及到全芯片级时，所有包装链和顶级链都连接到顶级压缩器。
分层 DFT 流
图 5：测试访问机制
图 5 显示，顶级引脚在各个内核级压缩机逻辑和顶级压缩机逻辑之间共享。它导致执行分层DFT的顶级芯片引脚减少。 单个内核可以单独测试，也可以并行测试以减少测试时间。扫描在块级别插入。当模块在顶层组装时，链可以通过以下两种方式之一连接：串联或直接连接到I / O。在级联扫描链方法中，来自一个块的扫描链与来自另一个块的链连接。
分层DFT的优点/缺点：
使用分层 DFT 的一些优点是：
通过使用自动化工具，我们可以在SoC级别组装核心级链。
如果核心级链是平衡的，那么工具将很容易平衡SOC级链。
通过维护有限数量的针脚，扫描链是可以管理的。
它提供了更多核心级通道。
ATPG 运行时间更短，需要的内存更少，从而显著缩短了测试时间。
一些缺点是：
当设计包含多个时钟边沿并在上升沿和下降沿之间来回移动时引起移位问题时，当扫描链穿过内核时触发翻牌。
为了避免时序问题，我们必须通过使用锁定锁存器来处理内核级和SoC级的不同时钟域。
如果出现这种情况，在单核级别引发的时序问题可能会损坏所有其他内核，因为链在多个内核中使用。
在本文中，我们探讨了包装体的重要性和包装细胞的类型。如前所述，包装器的特征和功能访问以及包装器对不同块的访问。我们已经看到了使用包装器的分层DFT方法以及围绕核心逻辑的包装单元的互连。最后，我们提到了包装器生成以及如何使用包装器内核最小化面积和性能影响。分层核心包装器具有广泛的工业用途，我们已经介绍了使用包装单元的结果。eInfochips成功地为大型SoC提供了DFT解决方案，为大多数客户使用分层DFT实现。
